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IDT709279/69S/L
High-Speed 32/16K x 16 Synchronous Dual-Port Static RAM
Preliminary
Industrial and Commercial Temperature Ranges
Timing Waveform of Flow-Through Read-to-Write-to-Read ( OE = V IL ) (3)
t CYC1
CLK
CE 0
t CH1
t CL1
CE 1
t SC
t SB
t HC
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(4)
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
t SA
t HA
t SD t HD
DATA IN
Dn + 2
DATA OUT
(2)
t CD1
Qn
t CD1
Qn + 1
t CD1
Qn + 3
t CD1
t CKLZ
t DC
t CKHZ
(1)
(1)
t DC
READ
NOP
(5)
WRITE
READ
3243 drw 13
Timing Waveform of Flow-Through Read-to-Write-to-Read ( OE Controlled) (3)
t CYC1
CLK
CE 0
CE 1
t CH1
t SC t HC
t CL1
t SB
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(4)
ADDRESS
An
An +1
An + 2
An + 3
An + 4
An + 5
t SA
t HA
t SD t HD
DATA IN
(2)
t CD1
t DC
Dn + 2
Dn + 3
t OE
t CD1
t CD1
DATA OUT
Qn
(1)
Qn + 4
t OHZ
(1)
t CKLZ
t DC
OE
READ
WRITE
READ
3243 drw 14
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. Output state (High, Low, or High-impedance is determined by the previous cycle control signals.
3. CE 0 , UB , LB , and ADS = V IL ; CE 1 , CNTEN , and CNTRST = V IH .
4. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for reference use
only.
5. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
13
6.42
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